CPLD/FPGA基础知识（一）——FPGA的结构CPLD/FPGA基础知识1. CPLD/FPGA的发展现状和发展趋势发展方向：l 低电压，大容量，低功耗l IP核复用，系统集成l 动态可重构一定条件下芯片不仅具有系统重新配置电路功能的特性，还具有在系统动态重构电路逻辑的能力。要求重构时间缩短到ns级。l 与ASIC互容，结合应用需求，多元化发展ASIC体积小，功耗低，功
2023-08-25 301
CPLD/FPGA基础知识（三）——IO电平兼容8. PLD/FPGA IO电平兼容原则l I/O单元：是芯片与外界电路的接口部分，需要完成不同电气特性下对输入/输出信号的驱动与匹配要求。l I/O BANK：FPGA的IO被划分为若干个bank，每个BANK都有VCCO和VREF。l IO标准：根据外部器件需求，选择IO标准。IO标准由VCCO或者/和VREF确定，通过软件
2023-08-25 316
FPGA配置启动详解系列（一）——配置文件详解 FPGA下载文件在实为装载数据到内部配置RAM中，然后初始化FPGA整个电路连线以及设置片内LUT的初始值，一个系统无论大小都会初始化整片FPGA，所以在同一款芯片中无论什么设计，下载文件大小都为固定值如下图所示，和MCU不一样，MCU会随着程序大小不一样产生二进制下载文件大小不一，两种下载含义也不一样，FPGA为配置电路版图，MCU为配置Flash
2023-08-25 946
FPGA时序分析，时序约束知识时序约束目的：一、 提高设计的工作频率二、获得正确的时序分析报告（STA：静态时序分析）常用的时序概念：周期，最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时、Slack和时钟偏斜（Skew).周期：如图1是周期示意图，当计算出Tperiod，那么当然fmax=1/Tperiod,fmax是显示设计最重要的性能指标之一。时钟建立时间：如图3所示
2023-08-25 275
Xilinx和Altera FPGA的基本逻辑单元对比 要比较Xilinx和Altera的FPGA，就要清楚两个大厂FPGA的结构，由于各自利益，两家的FPGA结构各不相同，参数也各不相同，但可以统一到LUT(Look-Up-Table)查找表上。以Altera的Cyclone II系列的EP2C35，以及Xilinx的Spartan-3E系列的XC3S500E为例。可以参考Datasheet。C
2023-08-25 386
基于FPGA的图像处理（一）--System Generator介绍计算机视觉系统通常需要进行大量的信息处理才能够得到所需要的信息。目前主要有CPU、GPU、ASIC、DSP、FPGA等计算平台。常用的计算机视觉系统通过通用计算机进行视觉信息处理，但是，由于CPU的计算能力有限，对于一些计算复杂度很高的视觉算法，其处理速度常常难以满足系统的实时性需要。GPU具有高度的并行计算能力，可以较好地解决计
2023-08-25 171
采用FPGA实现多种类型的数字信号处理滤波器滤波器是任何信号处理系统的关键组成部分，随着现代应用的日趋复杂，滤波器设计的复杂程度也日益提高。采用 FPGA 设计和实现的高性能滤波器的能力是模拟方法所望尘莫及的。另外，采用FPGA 设计的数字滤波器可以避免模拟设计中存在的某些问题，特别是组件漂移和容差（在高可靠应用中，由温度过高、老化和辐射问题造成）。这些模拟问题会显著降低滤波器的性能，特别是在通带
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FPGA设计思想与技巧之串并转换和流水线操作 本系列讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。 串并转换是 FPGA 设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换思想的直接体现。串并转换的实
2023-08-25 313
